Selon le fabricant c’est une « première mondiale » dans la course à la réduction de la finesse de gravure. Il annonce « des performances en hausse de 45 % ou une consommation d'énergie en baisse de 75 %, par rapport aux puces 7 nm les plus avancées d'aujourd'hui ». Il en profite pour aligner les mots-clés du moment concernant les usages : cloud hybride , intelligence artificielle et Internet des objets.
« Développée moins de quatre ans après l'annonce par IBM du 5 nm, cette avancée permettra à la puce de 2 nm d’emporter jusqu'à 50 milliards de transistors sur l’équivalent de la taille d'un ongle ».
Selon IBM, cette finesse de gravure devrait être un standard de l'industrie dans « pas trop longtemps »… ce qui veut tout et rien dire. Il faudra certainement attendre quelques années avant de voir débarquer des puces en 2 nm.
Commentaires (25)
#1
C’est incroyable d’arriver à de telles finesses de gravures, bravo !
#2
Bonne nouvelle ! Par contre pour le “Dans pas trop longtemps”, tout est relatif… Je rejoins l’article sur ce point !
S’ils implémentent seulement le 7 nm (de 2015) dans les POWER10, on peut se dire qu’il va falloir attendre 5-6 ans pour voir débarquer le 2 nm sur leurs puces maison.
#3
Il faut aussi un peu se méfier des effets d’annonce sur leurs finesses de gravure. On a déjà des gravures de finesse “variables” avec le 7nm
Je pense qu’ils atteignent 2nm localement sur certains constituants de la puce, mais probablement pas tous.
Ceci dit c’est déjà un bel exploit ! a cette échelle on commence à conter les molécules..
#4
On peut descendre en dessous du nanomètre avec un transistor ?
#4.1
La notion même de finesse de gravure est à géométrie variable. Je pense que les coupables sont les marketeurs pour l’aspect sensationnel.
De fait, on peut considérer de manière générale que la finesse de gravure correspond à la taille des plus petits détails de la constitution d’un transistor sur une puce.
Selon les géométries considérées, il peut s’agir de la largeur d’un canal ou d’une partie de la grille (liste non exhaustive).
Pour faire le // avec quelque chose de plus palpable, si on considérait la finesse de gravure d’une montre, cela pourrait être la finesse des plus petites dents du plus petit engrenage ou la distance mini entre deux pièces qui ne doivent pas se toucher ou une chaîne de cotes mécanique fine mais non serrée sur un palier d’axe.
#4.2
Certes, mais du coup on arrive presque à la limite physique là ?
#4.3
Même question, avis aux experts.
#4.4
En tant qu’expert (je fais ma thèse dans le domaine), j’ai parcouru l’article en diagonale.
Cela fait longtemps que les “nanomètres” du marketting n’ont plus rien à voir avec la taille physique. Si on regarde leurs figures, “feature size” (soit la finesse de gravure) est ici de 15 nm.
Ce qui change, et c’est très important, c’est la densité, soit le nombre de transistors au mm². On reste à 15 nm de longueur (et non pas 2), mais on diminue la largeur en les empilant plusieurs en parallèle. On reste donc toujours dans la même optique que la loi de Moore (augmentation régulière du nombre de transistors par puce), même si cette dernière s’est bien essouflée (fin entre 2007 et 2015), avec la fin de “Dennard’s scaling”, une approche pour réduire la taille des transistors.
#4.5
Donc c’est bien une astuce marketing où en arrivant à graver plusieurs grilles de transistors MOFSET les unes sur les autres, on peut arriver théoriquement à l’équivalent d’une densité de 2nm.
Donc cette technologie stagne en terme de finesse mais utilise d’autres méthodes géométriques pour augmenter le nombre de transistor sur une surface donnée. C’est ça ?
Et merci SebGF pour la vidéo très instructive !
#4.6
Excellent merci !
Je venais justement ici pour demander comment ça se faisait qu’on descendait encore en finesse de gravure alors que depuis des années quand on a atteint les 15nm, on nous disait que faire plus petit engendrait des perturbations quantiques (fuites d’électrons par effet tunnel) qui rendaient les transistors non fiables. Avec pour conséquence que, même s’il était possible de graver plus finement, ça ne permettrait pas d’en faire des puces correctes.
Si je ne suis pas trop à côté de la plaque, tu as répondu à ma question :)
#4.7
Merci beaucoup pour les précisions :)
#5
2nm = environ une dizaine d’atomes de silicium je dirais… au pif ?
#5.1
Je ne sais pas du tout, mais je me demande combien il faut minimum d’atome de silicium pour en faire un transistor, car on arrive bientôt à cette limite j’imagine ^^
#5.2
un atome de Silicium a une taille de 0.11nm d’après la fiche Wikipedia (110pm). Mais si mes souvenirs sont bons les transistors utilisent du silicium “enrichi”. On n’est vraiment pas loin de la limite physique, là.
En terme d’usage, je crois que les finesses de gravure ne sont pas les mêmes non plus selon qu’on grave un CPU/GPU (grosse puce très complexe) ou de la mémoire (puce très basique)…
#5.3
C’est une excellente question car il devient difficile de doser précisément le dopage quand le nombre d’atomes est réduit (comment mettre 1% de bore dans 10 atomes pour un dopage N?).
PS: le % de bore considéré est pris au hasard pour la démonstration. Merci aux puristes de ne pas s’énerver.
#5.4
Bah ça dépend de la structure cristalline de la matière. Même dans la structure la plus compact connue, i.e. le diamant, des impuretés, à savoir des atomes autres que le carbone, peuvent s’y glisser. C’est ce qui donne la couleur aux diamants. Par exemple, c’est le bore qui donne la couleur bleue.
#6
C’est Intel et son 14nm++++++++++++++ qui doit être content.
#7
Si on se base sur le rayon de van der waals du silicium 210pm (https://fr.m.wikipedia.org/wiki/Silicium), 2nm c’est bien une dizaine d’atomes.
Sinon théoriquement, on dirait un sillon d’un atome mais il faut prendre en compte l’agencement des atomes décrite dans la cristallographie. Et c’est là que j’arrête mon calcul place que je sais plus le faire…
Enfin la structure du silicium est de type diamant (très compact) qui rend peu envisageable l’alignement rectiligne des atomes.
#8
Je vous suggère la vidéo vulgarisation sur les circuits intégrés de Deus Ex Silicium pour une explication sur la finesse de gravure. (à partir de 15 min)
(et globalement tout son contenu si comme moi vous aimez le sujet, et n’étant pas du tout dans le domaine je trouve ça très accessible malgré son niveau de détails)
#9
https://newsroom.ibm.com/2021-05-06-IBM-Unveils-Worlds-First-2-Nanometer-Chip-Technology,-Opening-a-New-Frontier-for-Semiconductors?mhsrc=ibmsearch_a&mhq=2nm%20
#10
Si on parle bien de rayon de Van der Walls, je serais tenté de dire 5 atomes de large si on considère un alignement dans une direction donnée, non ?
Je chipote pour être sûr de ne rien louper.
#11
Exact. Cela permet quand même de gagner un peu en performance (même si on est surtout limités par la dissipation thermique de nos jours).
Le contrôle électrostatique de la grille est également amélioré avec cette technologie, qui se rapproche du “Gate All Around”: en gros, pour couper l’eau dans un tuyau, on va serrer tout autour, au lieu de juste appuyer d’un côté. Cela permet d’augmenter les fréquences et de réduire un peu la taille, mais on reste limité par la quantité d’énergie dissipée.
Ces procédés sont également de plus en plus cher, donc pas forcément moins cher à nombre de transistors équivalent. Les chiplets AMD sont plus intéressants pour l’instant.
Pour les curieux, je note que l’on maîtrise bien mieux la dimension sur l’axe z (épaisseur), vu que c’est une couche que l’on vient ajouter). La vitesse de croissance peut être contrôlée très finement, notamment avec de l’ALD (atomic layer deposition), où l’on vient déposer une couche de matériau atome par atome.
#12
Un article qui peut en interesser certains :
https://semiengineering.com/breaking-the-2nm-barrier/
#13
Très belle prouesse, bravo à IBM !
#14
gros +1, pour la vidéo et pour la chaîne. je ne suis pas dans l’électronique et j’ai tout compris :)