Prochains processeurs EPYC d'AMD : cache L3 doublé ou bug de relevé ?

Les modèles actuels en intègrent 16 Mo par puce, 8 Mo par groupe de quatre cœurs, soit un total de 64 Mo. Un chiffre qui pourrait doubler selon un relevé de SiSoft Sandra.

Pour rappel, un EPYC de la génération Zen 2 intègre jusqu'à 64 cœurs regroupés en huit chiplets. Le logiciel indique que 16 portions de 16 Mo seraient présentes dans la puce, soit deux par chiplets.

Pour le moment, impossible de dire si l'information est crédible ou non, AMD n'ayant pas détaillé l'architecture interne de sa puce. Mais une telle augmentation paraît étonnante, tant elle pourrait impacter la taille des dies.

Il faudra donc attendre encore un peu avant d'y voir plus clair, car il peut tout simplement s'agir d'une erreur de relevé, SiSoft Sandra n'ayant peut-être pas encore été adapté à l'architecture particulière de ces puces.

Pour rappel, elles exploiteront un élément central (I/O Die) qui regroupera de nombreuses fonctionnalités, et pourquoi pas un dernier niveau de cache ?

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