Le marché des accélérateurs gérant à la fois du réseau et du stockage est sous le feu des projecteurs ces derniers mois, chaque constructeur y allant de ses annonces. C'est aujourd'hui au tour de Marvell d'évoquer sa nouvelle puce Octeon 10 à base d'Arm Neoverse N2.
Lorsque l'on parle de traitements effectués au niveau de la carte réseau ces derniers mois, il est surtout question des DPU de NVIDIA ou des IPU d'Intel. Mais ce marché est composé d'une multitude d'acteurs, comme le Français Kalray, l'Américain Fungible ou même des poids lourd du stockage comme Western Digital.
Marvell est aussi très présent avec sa gamme Octeon, qui accueille un nouveau modèle, gravé en 5 nm chez TSMC et exploitant 8 à 36 cœurs Armv9 Neoverse N2 (2,5 GHz) avec un maximum de 32 Mo de cache L2 et 72 Mo de cache L3.
Ils sont accompagnés de DDR5 (4 800 ou 5 200 MT/s), exploitent des lignes PCIe 5.0 et intègrent des accélérateurs divers pour le chiffrement (IPSec/SSL), l'inférence (IA/ML), le Vector Packet Processing (VPP), etc. La connectivité réseau peut aller d'une multitude de ports 1 Gb/s à 50 Gb/s jusqu'à du 400 Gb/s si nécessaire, la consommation de 10 à 60 watts :
Marvell indique que ses Octeon 10 gèrent les solutions open source DPDK, SPDK et VPP, la virtualisation et les conteneurs via KVM, Docker/CNI, Kubernetes et OVS. Un SDK fonctionnant avec GCC, GDB et BinUtils est disponible. Cette solution se veut relativement ouverte, visant des usages tant dans les datacenters que pour les entreprises ou des équipements plus spécifiques comme ceux destinés à la 5G. Ce document détaille quelques points techniques.
Si la disponibilité est annoncée immédiate, aucun tarif n'a été dévoilé par Marvell.
Le constructeur en profite pour annoncer sa puce Prestera DX 7300 pour switchs, pouvant aller du 8x 25 Gb/s jusqu'à du 4x 400 Gb/s. Mais aussi le rachat d'Innovium, société spécialisée dans les solutions réseau d'entreprise. Enfin, le passage à une production en 3 nm est en cours, en partenariat avec TSMC. Les deux sociétés travaillent à une solution multi-chip avec un packaging 2.5D Chip-on-Wafer-on-Substrate (CoWoS) et des interfaces die-to-die.
