Intel Arc Alchemist (DG2) : premiers détails sur l'architecture et XeSS

Intel Arc Alchemist (DG2) : premiers détails sur l’architecture et XeSS

Xe Cores, au rapport

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David Legrand

Publié dans

Hardware

19/08/2021 2 minutes
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Intel Arc Alchemist (DG2) : premiers détails sur l'architecture et XeSS

Il faudra attendre encore de longs mois avant de pouvoir tester puis acheter les cartes graphiques pour joueurs d'Intel. D'ici là, le constructeur compte bien passer son temps à communiquer et distiller les informations. Les premiers détails viennent ainsi d'être dévoilés.

Intel a officialisé en début de semaine le nom de sa future gamme de GPU : Xe HPG est devenu Arc. Le premier modèle visant les joueurs Alchemist (ex-DG2) doit être lancé d'ici l'année prochaine, en retard sur les plans initiaux.

Comme l'avait sous-entendu l'entreprise, elle commence néanmoins à livrer de premières informations sur son architecture et certaines fonctionnalités comme XeSS, l'équivalent maison du DLSS de NVIDIA (nécessitant aussi des motion vectors). Ce dernier doit avoir peu d'impact sur le temps de rendu 4K d'une image calculée en 1080p. 

Deux solutions pourront être utilisés, aux performances différentes selon les informations de la présentation trouvée par nos confrères de Videocardz : DP4a et XMX. Pour rappel, la première est déjà présente dans les puces graphiques Xe des processeurs Tiger Lake et Rocket Lake pour le traitement des entiers 8 bits (INT8). La seconde désigne les Xe Matrix eXtensions (XMX) sur lesquelles on sait encore peu de choses. 

Intel Arc Alchemist FuiteIntel Arc Alchemist Fuite

Dans sa version avec 512 Execution Units (EU), le GPU sera organisé en 8 Render Slices (une terminologie classique chez Intel), contenant chacun 4 Xe Core. Selon les informations de Videocardz, chacun disposera de 16 groupes d'unités nommés Vector Engines (256 bits), 16 Matrix Engines (1024 bits) et une unité dédiée au ray tracing.

On ne connait pas encore le détail des unités de calcul de chaque élément ou les caches. On sait juste que tout ce petit monde sera relié par un large cache L2 avant le contrôleur mémoire (largeur de bus non précisée). 

Il y a fort à parier que ces fuites ne sont que le début d'une série. On devrait donc en savoir plus rapidement.

Écrit par David Legrand

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Commentaires (5)


Petit parfum d’années 90 avec ces instructions XMX :-)



(reply:59485:Aristide Rutilant)




Sans parler d’Advanced Matrix Extensions (AMX) dans Sapphire Rapids :D


Malheureusement ils n’ont pas fait de saut architectural sur leur BMX
Oui je sais ou est la sortie ==> []


Allez intel sortait un truc potable, un peu de concurrence



(reply:59485:Aristide Rutilant)




Encore des instructions proprio ?