Comme pour se rassurer (et rassurer ses partenaires), le PCI-SIG communique de nouveau sur l'arrivée de la révision 6.0 de la norme PCI Express. En substance, tout se déroule comme prévu avec la publication de la version 0.3 en cette mi-novembre. La finalisation est toujours prévue pour 2021.
Près de quatre mois après l'annonce du PCI Express 6.0, le PCI-SIG vient d'annoncer que la révision 0.3 de la norme était validée et disponible pour ses membres.
Une manière d'occuper le terrain médiatique et de confirmer que le développement suit le calendrier initial. C'est également un bon moyen de rappeler que le temps du relâchement est terminé puisqu'il avait fallu sept ans pour passer du PCIe 3.0 au 4.0. Désormais le PCIe 5.0 est en ligne de mire et le 6.0 en embuscade.
Selon le PCI-SIG, cette publication « valide notre projection selon laquelle nous serons en mesure d'achever la version finale de la norme d'ici 2021 ». Bref, en l'espace d'un peu plus d'un trimestre, les plans sur les deux prochaines années n'ont pas changé... encore heureux !
Débits doublés, PAM4 et FEC
Le consortium en profite pour rappeler que le PCI Express 6.0 doublera les débits par rapport au PCI Express 5.0, ce qui avait déjà été le cas des versions précédentes. La connectique grimpera donc à 64 GT/s, soit 256 Go/s pour 16 lignes, contre 128 Go/s en PCIe 5.0, 64 Go/s en PCIe 4.0 et 32/s Go en PCIe 3.0.
Il est également question de la modulation d'impulsions en amplitude à quatre niveaux (PAM4). Une technique qui n'est pas nouvelle et qui est déjà exploitée par des fabricants, notamment Intel et Xilinx pour ne citer qu'eux. Le PCI-SIG annonce aussi un système de correction d'erreur directe (FEC) à faible temps de latence et des mécanismes supplémentaires pour améliorer l'efficacité de la bande passante.
Bien entendu, la rétrocompatibilité du PCIe 6.0 avec les anciennes versions de la norme est toujours de mise. La finalisation étant attendue pour 2021, l'arrivée des premiers produits devrait être pour 2023.
Commentaires (10)
#1
Pour un néophyte en électronique, on dirait que chaque version ne fait que rajouter plus de connexions et donc augmenter les débits. Donc Je me demande: pourquoi est-ce qu’ils n’ont pas fait une PCI-E 1.0 qui allait à 256 Go/s dès le début? Est-ce que c’est un problème d’argent (ça coûterait trop cher à produire) ou un problème de techno (c’était impossible à faire à l’époque)?
#2
Tel que je le comprends, ce n’est pas le nombre de ligne qui augmente, mais bien la capacité de transfert par ligne. Dans le présent article, le débit donné est un exemple spécifique au cas où il y a 16 lignes (PCIe 16x). Sur un PCIe 16x, en v6, on atteint, 256Go/s, en v5, 128Go/s, etc etc.
#3
C’est vrai qu’à la vitesse à laquelle ils doublent les débits, on peut se poser la question pourquoi ils font pas X6 et basta :/
#4
Je me pose exactement la même question. 5 ans entre chaque génération me paraît être un bon compromis et surtout permet d’avoir un réel gap. Là… je ne comprends pas.
On dirait que ça suit une ligne “consumériste” : sortir des générations de manière rapprochée va pousser à changer plus fréquemment de matériel pour profiter de l’augmentation de débit. Ce qui rendra indirectement service aux constructeurs de CG (principalement). Mais dans une période où l’on devrait faire preuve de plus de sobriété, cela n’a aucun sens.
#5
C’est surtout que les besoins en BP sont croissant, notamment côté serveur. La lenteur à finaliser PCIe 4.0 a servi de leçon (vu que ça a poussé pas mal de monde à bosser sur des solutions hors standard) et donc ils accélèrent le rythme. On peut trouver ça consumériste, mais ça répond à un besoin concret d’évolution des interconnexion (pas pour le grand public, on est d’accord).
#6
Vu comme ça je comprends mieux du coup. Merci :)
#7
Faut voir que les CGs sont massivement utilisé pour entraîner les réseaux neuraux de machine learning (et tout un tas d’autre type d’application scientifique). Sachant que ce sont des applications typiquement “memory-bound” (les énormes besoins en mémoire sont le facteur limitant de la performance), la moindre amélioration peut avoir un grand impact sur le temps d’exécution. Mais comme tu dis, ça reste une approche consumériste de la technologie même pour le monde industriel.
#8
Ok, y a un besoin, mais etant donné que le PCIex 4.0 est tout juste en prod de maniere etendu, pourquoi ne pas sauter le PCIex 5.0 et passer directement au 6.0 ??
il va avoir quoi comme durée de vie le 5.0 ? 1an ?
#9
Voir ici
#10
Le risque avec ces normes et de voir cohabiter 3 ou 4 générations de PICE sur la carte-mère. J’ai monté un ryzen ce week-end, il y’avait 3 générations : un port 16x en PCIE 3.0 ou 4.0 (selon le CPU), un port 16x (cablé en 4x PCIE2.0), un port 1x PCIE2.0.
Donc deux prises physiquement identiques (16x), l’une tourne à 32Go/s (PCIE4), ou 16Go/s (PCIE3), l’autre à 2Go/s (pcie2 4x).